下列Verilog HDL程序块中， begin reg[7:0] tem; //count = 0; tem = rega;//while(tem)beginif(tem[0]) count = count + 1;tem = tem ＞＞ 1;endend对功能实现不起作用的语句是（ ）
A、reg[7:0] tem;
B、count = 0;
C、tem = rega;
D、count = 0;tem = rega;
发布时间：2025-07-25 18:39:56
