下面哪些Verilog描述会导致代码不可综合（ ）
A、包含延时的赋值语句；
B、同一寄存器变量在不同的always块中被赋值；
C、异步复位信号的触发条件与清零的判断条件逻辑上有矛盾，而无法起到清零作用；
D、存在for语句；
发布时间：2025-09-05 11:39:02
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答案：包含延时的赋值语句； ■同一寄存器变量在不同的always块中被赋值；
